中国科学院(CAS)、GAAトランジスタでの突破：DUV露光でも3nm級チップ実現に理論的可能性

中国科学院（Chinese Academy of Sciences）微電子研究所はこのほど、DUV（深紫外線）露光を用いた積層ナノシートチャネル型GAA（Gate-All-Around、全周ゲートトラジスタ）CMOSの先導的な集積プロセスを確立し、CMOSデバイスの開発を完了したと発表した。集積プロセスの最適化により、デバイスのオン／オフ電流比は50万倍を突破したという。理論上は、中国がDUV露光によって3nm以下の先端プロセスへ踏み込むための「理論的な窓」を開いた形となる。

一方、半導体業界のアナリストは、この成果が主に前工程（FEOL）におけるトランジスタ形成の課題を解決したもので、中工程（MEOL）の金属接続や後工程（BEOL）のM0配線に残る物理的ボトルネックは依然として大きいと指摘している。実際のチップ密度は、最大でも5nm相当の水準にとどまる可能性が高いと指摘している。

GAAはなぜDUVで性能を引き出せるのか

GAAトランジスタは、従来のFinFETと比べ、ゲートが電流チャネルを制御する方式に本質的な違いがある。FinFETではゲートがフィン状チャネルの3面を囲むのに対し、GAAではチャネルを全方向から完全に包み込む。たとえるなら、FinFETが2本の指で水道管をつまむ構造だとすれば、GAAは手全体で握り込む構造で、漏れ電流を大幅に抑えられる。

今回、中国科学院が開発した新型GAAトランジスタのオン／オフ電流比は50万倍を超えた。これは、オン電流の状態がオフ状態の50万倍以上に達することを意味している。仮にオン電流が1mAであれば、オフ電流はわずか2nA程度となる計算で、極めて優れた水準といえる。ゲートによるチャネル制御が非常に強く、オフ時には電流をほぼ遮断できることを示している。

この性能上の優位性が、DUV露光による3nm級プロセスの「可能性」につながる鍵は、トランジスタ間隔の緩和にある。DUV露光装置の解像度は本来、3nm級回路を直接描画するには不足しており、通常は多重露光や液浸DUVに依存する。それでも量産上の限界はおおむね7nm級とみられてきた。

しかし、GAA構造はゲート制御能力が高いため、トランジスタのファインピッチ（Fin pitch）をある程度広げても、より高密度なFinFET設計に匹敵する電気特性を維持できる可能性がある。つまり、アーキテクチャ革新によって露光精度の不足分を補い、DUVでもより先進的なノードへ近づく理論的な道筋を示したことになる。

MEOLとBEOLがなお「高い壁」

半導体製造は大きく3段階に分かれる。前工程（FEOL）はトランジスタそのものを形成し、中工程（MEOL）はトランジスタをつなぐ金属コンタクトを作り、後工程（BEOL）は多層の金属配線網を構築する。

今回の中国科学院のブレークスルーはFEOLに集中している。ただし、MEOLにおけるコンタクトホールのエッチングや金属充填、さらにBEOL最下層のM0配線は、トランジスタ単体の性能向上だけで自動的に容易になるわけではない。

半導体アナリストの「aog T」は、「MEOLの接触トレンチ／ホールとBEOLのM0こそ、最も持続的な課題だ」とし、これらの工程はGAAトランジスタの改良から直接的な恩恵を受けにくいと指摘する。

さらに言えば、FEOLでフィン間隔を広げられたとしても、ポリシリコン間隔（poly pitch）は依然としてMEOLの複雑さに制約される。このため、トランジスタ層で得られた余裕が、そのままチップ全体の密度向上に等比例で結び付くわけではない。

密度は5nm級相当との見方

そうした制約がある一方で、「aog T」は一定条件下での最適化シナリオも示している。仮にGAAによってFEOLのフィン間隔を広げられるなら、設計側ではM0金属層のトラック数を減らすことでロジックセル高さを圧縮できるという。具体的には、M0を5トラック（N+3）から4トラックへ縮小することでセル高さを下げ、全体密度を引き上げる余地が生まれる。

同氏によれば、この仮定の下ではG57H198またはG54H198のロジックセル配置が可能となり、対応するトランジスタ密度は約137.8MTr/mm²に達する。この水準はおおむねTSMCの5nmノードに相当するという。

この見方に立てば、中国科学院の新型GAAトランジスタはFEOLレベルでは高い性能を示したものの、MEOLとBEOLに残る物理的制約のため、実際のチップ密度は「かろうじて5nm級に届く」程度にとどまる可能性がある。

今回の研究成果の産業的意義は、米国による輸出規制が強化され、中国がEUV露光装置を入手できない状況を背景に見る必要がある。

現在、中国の半導体生産ラインではDUVが依然として主力装置で、業界では量産限界を7nm級とみる見方が一般的だ。これに対し、中国科学院の研究は、トランジスタ構造そのものを革新することで、DUVの物理限界からなお一定の余地を引き出せることを示した。少なくとも理論面では、より先進的な3nmノードへ接近する可能性を裏付けたといえる。

もっとも、技術的な実現可能性は、そのまま量産能力を意味するものではない。中国科学院微電子研究所が今回公表したのは、DUVベースの積層ナノシートGAA CMOSに関する初期段階のプロセス集積フローで、完全な3nm級製造プロセスそのものではない。

ただし、同研究所はこれ以前からGAA分野で長年の蓄積を持ち、FishboneFETやTreeFETなどのデバイス研究も進めてきた。今回の成果は、そうした既存研究の延長線上に位置付けられる。

（原文：https://www.icsmart.cn/142258/）