先端半導体パッケージ向けフォトマスクの限界超え、TSMCのCoWoS-Lは2028年まで主流の見通し

9月18日、市場調査機関TrendForceが公表した最新の半導体先端パッケージ産業調査レポートによると、GPUメーカーやハイパースケーラー（CSP）が、より高性能かつ多機能なAIチップの開発を進める中、2.5Dパッケージ技術の重要な進化方向の一つとして、パッケージ面積の拡大が挙げられている。その中で、TSMCのCoWoS-Lは、IntelのEMIB-Tとの競争に直面しているものの、技術成熟度と歩留まりの優位性により、2028年まではAIチップ向け先端パッケージの主流ソリューションであり続けると見込まれている。

TrendForceによれば、爆発的なAI需要を追い風に、NVIDIAはチップ搭載数の多い統合型GB/VRラックソリューションを積極的に推進しており、2026年の高性能GPU出荷は前年比約30％増になると予測される。  一方、AMDも2026年下期からMI400/MI450の展開を本格化させ、全体出荷の拡大を後押しする見通しだ。

CSPによる自社開発ASICでは、2026年の出荷規模と成長モメンタムはGoogleが最も強いとみられ、主力製品はTPU v7になる見込み。 また、AWSも開発を積極化しており、2026年下期以降、同社チップおよびAIサーバーシステムはTrainium v3へ段階的に移行するとみられる。  これに対し、MicrosoftとMetaは現時点では依然としてGPUサーバーが中心で、ASIC向け生産計画は比較的小規模にとどまる。

TSMCのCoWoS先進パッケージング能力は逼迫   IntelのEMIB-Tが受注過剰を獲得可能

TrendForceは、これまでAIサーバー用チップの多くが、TSMCのCoWoS-Sパッケージ技術を採用してきたと指摘している。  CoWoS-Sは、シリコンインターポーザ上にHBMと演算チップ（Compute Die）を統合することで、生成AIアプリケーションに求められる高い演算性能を実現してきた。しかし、チップ面積の継続的な拡大と、より多くのHBMモジュール統合ニーズの高まりにより、シリコンインターポーザの製造は物理的な限界に直面している。  このため、インターポーザ材料の変更だけでなく、露光可能なフォトマスクサイズの制約を超えるCoWoS-Lへの移行が必要になっている。CoWoS-Lでは、インターポーザ内に高速伝送向けのSi Bridgeチップを埋め込むことで、Compute DieとHBMのパッケージ統合および信号伝送を、より柔軟に実現できる。

具体的には、CoWoS-Sは2個のSoC/Chipletと8基のHBMを統合可能で、今後もMicrosoftのMaia 200などのASICで採用が続く見通しだ。一方、さらに多くのSoC/ChipletやHBMを統合する必要がある場合には、CoWoS-Lの採用が必要となる。現在、NVIDIAとAMDのAIアクセラレータはすでにCoWoS-Lを採用しており、AI ASIC分野でも、MetaのMTIA 400が2026年に量産予定であるほか、2027年にはAWSとMicrosoftもCoWoS-Lを導入すると予測されている。

しかし、CoWoS-Lはシングルチップ当たりでより大型のインターポーザを必要とするため、パッケージコストを押し上げる。これに加え、TSMCの先端パッケージ生産能力が需給逼迫の状態にあることから、NVIDIAなどにとってIntelのEMIB技術が代替選択肢となっている。EMIBは、高価な大型インターポーザの使用を減らせるため、全体コストの低減が期待できる。  ただし、その一方で、パッケージモジュールの性能は基板配線密度の制約を受けやすい。 Intelはこの課題に対応するため、Line/Space（L/S）やMicrobump（マイクロバンプ）仕様を強化するとともに、EMIB-Tのような発展型ソリューションも開発している。EMIB-Tでは、TSVを導入して信号経路を短縮し、EMIBモジュールの性能向上を図っている。

TrendForceは、Googleが2027年にEMIB-Tパッケージを導入する可能性があるほか、AWSもEMIB技術を評価・検証中だとみている。ただし、EMIB-TとCoWoS-Lは競合関係にあるとはいえ、技術成熟度と歩留まりを総合的に考慮すれば、CoWoS-Lが2028年まではAIチップ向け主流パッケージ技術であり続けるとの見方を示している。

（原文：https://www.icsmart.cn/142234/）